سلام وقت بخیر من یه پروژه پیاده سازی شبکه های عصبی بر روی fpga و soc زایلینکس داشتم با vhdl یا c ( vivado-hls)که باید یسری پیاده سازی هارو از لحاظ مساحت و توان و… با هم مقایسه کنم میخواستم ببینم این
دو روز پیش
حداکثر بودجه:
300,000 تومان
سلام
اين طرح پیشنهادی (CRAA(Adder Approximate Reflection Carry است. در اين
طرح از يک ايده ساده برای محاسبه جمع استفاده می کنیم که به شرح زير است:
• جمع کننده طبق ايده جمع کننده های تقريبی به دو بخ
- مقطع : ارشد ، رشته : کامپیوتر
یه پروژه vhdl داشتم
پیاده سازی یک ماژول ضرب تقریبی ۱۲*۱۲ روی یک شبکه عصبی به زبان vhdl در نرم افزار vivado یا ise و بررسی تفاوت مساحت و توان و تاخیر دو حالت.
و به مدت ۵
یک ماه پیش
با
2
پیشنهاد رسیده
یک پروژه ای داشتم در زمینه الکترونیک دیجیتال به این صورت که یک جمع کننده تقریبی پیشنهادی رو ارائه دادم و احتیاج به این دارم کد وریلاگ این طرح رو دربیارم
- پروژه بدین صورته که یک جمع کننده تقریبی تحت ب
یک ماه پیش
با
1
پیشنهاد رسیده
سلام وقت بخیر
من یک پروژه پیاده سازی ماژول ضرب کننده تقریبی vhdl روی یک کد شبکه عصبی vhdl دارم
یک ماژول ضرب تقریبی ۱۲*۱۲ به زبان vhdl دارم که باید برا داخل یک شبکه عصبی مصنوعی به زبان vhdl داخل vivado
یک پروژه ای داشتم در زمینه الکترونیک دیجیتال به این صورت که یک جمع کننده تقریبی پیشنهادی رو ارائه دادم و احتیاج به این دارم کد وریلاگ این طرح رو دربیارم 2 روز
یک ماه پیش
با
1
پیشنهاد رسیده
سلام روزتون بخیر باشه
یک پروژه ای داشتم در زمینه الکترونیک دیجیتال به این صورت که یک جمع کننده تقریبی پیشنهادی رو ارائه دادم و احتیاج به این دارم کد وریلاگ این طرح رو دربیارم
پروژه بدین صورته که یک
یک کد داریم که تصویر رو از روی دوربین از طریق بورد ax309 منتقل میکنه روی lcd میخوایم ی قسمت تشخیص چهره بهش اضافه کنیم
دو ماه پیش
با
1
پیشنهاد رسیده
شرح شغل: ما به دنبال یک مهندس ارشد FPGA با تجربه و مهارت در زمینه پردازش تصویر و پیادهسازی سیستمهای تعبیهشده بر روی FPGA هستیم. فرد مورد نظر باید توانایی پیاده سازی پردازش تصویر بر روی FPGAهای Xilinx
دو ماه پیش
با
2
پیشنهاد رسیده
من پروژه آماده وریلاگ و vhdl که قابل پیاده سازی باشه روی برد fpga میخوام
و پروژه آماده وریلاگ یا vhdl شبیه سازی شبکه عصبی در fpga
نه ماه پیش
با
5
پیشنهاد رسیده
سلام
عنوان: طراحی دیاگرام و کد verilog درس fpga
رشته: مهندسی برق
زمان: 3 روز
طراحی یک RISC در FPGA با دیاگرامها و ماژولها.
کنترلر باید دارای مقدار 16 بیتی IR باشد و RF_Rp_zero به عنوان ورودیها باشد.
#کد_پروژه: 80773
موضوع: پروژه vivado و SDK زبان vhdl و c //
gpio emio project based on Xilinx zynq-7020 Z-turn board
https://www.youtube.com/watch?v=MmGS90AB-_c
لطفا این پروژه رو بررسی بفرمایید. ممنون
دو ماه پیش
با
1
پیشنهاد رسیده
عنوان پروژه : vivado
📑 موضوع خاصی برای پروژه ندارم یه پروژه میخام با نرم افزار vivado که با zynq7000 باشه تا به استاد تحویل بدم و با زبان vhdl باشه خیلی بهتره.
1 روز
دو ماه پیش
با
15
پیشنهاد رسیده
سلام وقت بخیر
یه پروژه لازم دارم vivado با زینک ۷۰۰۰ آماده شده باشه و زبان vhdl
موضوعش مهم نیست فقط میخام ارائه بدم به استاد پروژه زیاد آسون یا زیاد پیچیده نباشه
دو ماه پیش
با
6
پیشنهاد رسیده
سلام وقت بخیر
یه پروژه لازم دارم vivado با زینک ۷۰۰۰ آماده شده باشه و زبان vhdl
موضوعش مهم نیست فقط میخام ارائه بدم به استاد پروژه زیاد آسون یا زیاد پیچیده نباشه
دو ماه پیش
با
1
پیشنهاد رسیده
سلام. یه پروژه درسی verilog هست. میخواستم ببینم امکان انجامش هست براتون؟عنوان: طراحی دیاگرام و کد verilog درس fpgaرشته: مهندسی برقزمان: 3 روزطراحی یک RISC در FPGA با دیاگرامها و ماژولها.کنترلر باید دا
دو ماه پیش
با
5
پیشنهاد رسیده
یک پروژه vhdl در نرم افزار ise ، این پروژه 2به توان ایکس است ، ایکس عدد اعشاری است و هدف پروژه پیاده سازی این عبارت ریاضی با عملیات شیف و جمع است تا هزینه ی پیاده سازی آن کم شود. و هدف دیگر نیز دقت م
سلام
اصلا کاری به نرم افزار نداره ایشون دیتا شیت ها و کدها نگرفتن چطوری متوجه هستن باید چکار کنن!
بعد دیروز گفتم که باید برای اینجا از چه نرم افزاری استفاده کنن هرچند باید خودشون میدونستن چه نرم افزا
برای مشاهده اطلاعات پروژه لطفا وارد شوید
دو ماه پیش
با
12
پیشنهاد رسیده
80011:سلام وقتتون بخیرعذر میخوام شما در رابطه با پیاده سازی کد vhdl با cadence تجربه ای دارید؟امکان آموزشش به خودم هست ؟فقط بحث پیاده سازی vhdl با Cadenceمیخوام نحوه طراحی و پیاده سازی کد VHDL با استف
دو ماه پیش
با
3
پیشنهاد رسیده
فایل پیدیاف سوالات رو آپلود کردم بهتر توضیح داده شده اونجا. کدها به زبان vhdl یا verilog ران بشن بهتره و فایل اصلی و خروجی رو میخوام. سنتز هم نشه اوکیه.
دو ماه پیش
با
26
پیشنهاد رسیده
سلام وقت بخیر من یه پروزه وریلاگ داشتم میتونید انجامش بدید؟یک روز
پروژه بر حسب برنامه نویسی وریلاگ اطلاعات تکمیلی در فایل ضمیمه شده
دو ماه پیش
با
2
پیشنهاد رسیده
سلامیه مقاله بهروز در خصوص vhdl انتخاب کن با تایید استادت. از تکنیک های توان پایین استفاده کن و بهینه سازیش کن و ی مقاله جدید ازش در بیارمثلا یکی دوتا مقاله بدهیم استاد تایید که کرد بعد دیگه این روش ا
یک پروژه ۲به توان x داریم که مقدار x اعشاریه ، و عرض بیت x ،رو برای مثال 12 در نظر میگیریم که 6بیت صحیح و 6بیت اعشاریه ،البته این عرض بیت امکان تغییر داره یعنی قابل تغییر باشه. میخواهیم از ضرب اس
سه ماه پیش
با
1
پیشنهاد رسیده