فهرست پروژه‌ها

امروز 16 آذر 1402

برای پروژه خودتون فریلنسر استخدام کنید

در پارس‌کدرز به صورت کاملا رایگان و با چند کلیک پروژه Verilog / VHDL خود را ثبت کنید و پیشنهادات فریلنسر‌های Verilog / VHDL را دریافت کنید و در صورت رضایت از حاصل کار، پرداخت را انجام دهید.

ما رابط تقاضا و اجرا هستیم. در پارس‌کدرز کارفرمایان پروژه‌های خودشون رو ثبت می کنند تا توسط مجریان (فریلنسرها) انجام بشه.

  • سیستم پیشرفته‌ی امانت‌گذاری وجه مانع ضرر مالی شما میشه.
  • با ثبت سفارش پیشنهاد قیمت مقرون به صرفه دریافت می‌کنی.

دیدن نظرات کارفرمایان سفارش پروژه

فیلترها:

فهرست پروژه های Verilog / VHDL

-  انجام یک تکلیف وریلاگ - فایل پروژه رو ضمیمه کردم
یک روز پیش با 1 پیشنهاد رسیده
حداکثر بودجه: 750,000 تومان

نیازمند به یک نفر مسلط به وریلاگ برای تمرین وریلاگ برای درس مدار منطقی. تمرین خیلی سختی نیست فقط باید وریلاگ بلد باشید.
یک روز پیش با 3 پیشنهاد رسیده
حداکثر بودجه: 300,000 تومان

سلام  پروژه زیر مربوط به درس معماری کامپیوتر پیشرفته و پایپلاینها هست. باید با کد وریلاگ انجام بشه.کدها نصفش داده شده و باید بهش اضافه بشه میخواستم ببینم شما انجام میدین؟
سه روز پیش با 1 پیشنهاد رسیده
حداکثر بودجه: 300,000 تومان

پروژه مخفی
برای مشاهده اطلاعات پروژه لطفا وارد شوید

- یه مدار باید داخل وریلاگ طراحی کنیم به این صورت  - این باید به حالت خیلی بهینه انجام بشه - اول باید مدار رو رووی کاغذ بکشیم و توضیح بدیم که میخوایم چکار کنیم و بعد داخل وریلاگ پیاده سازی کنیم.
سه روز پیش با 6 پیشنهاد رسیده
حداکثر بودجه: 300,000 تومان

سلام و درودیک پروژه وریلاگ داشتم میخواستم برام انجام بدید دوبارهتا جمعه1884

سلام، یک پروژه وریلاگ دارم که فوری است. گزارش کار + توضیحات نیز ارائه شود.
سه روز پیش
حداکثر بودجه: 750,000 تومان

 سنتز و ارزیابی یک آرایه ی سیستولیک با استفاده از ابزار های synopsys
شش روز پیش با 9 پیشنهاد رسیده
حداکثر بودجه: 750,000 تومان

:  سلام من چند تا تمرین برای نرم افزار نویسی با vivado دارم شما انجام میدین ؟! ۸ تا تمرین هست که باید حل بشه تا فردا براتون تمرین ها را میفرستم  فقط نکته مهم این که تو محیط ویوادو باید انجام بشه نه مح
هشت روز پیش
حداکثر بودجه: 300,000 تومان

سلام وقت بخیر، این تمرین رو می تونید برام انجام بدیدشبیه سازی با modelsim سنتز با iseبا زبان وریلاگیک هفته فرصت دارمدرس ریکانفگیگ، رشته معماری کامپیوتر
یازده روز پیش با 12 پیشنهاد رسیده
حداکثر بودجه: 300,000 تومان

سلام وقت شما بخیرمن یه پروژه با VHDL دارم چطور میتونم باهاتون صحبت کنم ؟ مچکرممن یک هفته تایم دارمرشته برق مخابرات پروژه طراحی یه میز پینگ پنگ هستش که باید با VHDL نوشته بشه و من روی FPGA اجرا کنماگر
سیزده روز پیش با 11 پیشنهاد رسیده
حداکثر بودجه: 750,000 تومان

- این تمرین وریلاگ رو میتونید برام انجام بدید ......................

فیلتر کالمن و فیلتر کالمن توسعه یافته برنامه نویسی شود. 

عنوان پروژه : کد. AES 256  بیتی📑 کد  AES 128,  بیتی به زبان VHDL رو دارم، فقط باید تغییر کنه به 256 بیتی
بیست و یک روز پیش با 19 پیشنهاد رسیده

- یه پروژه داشتم که یکسری کد  verilog واسه یه پردازنده ۳۲ بیتی mips رو داریم و باید اونها رو تغییر بدیم تا یکسری از دستورات رو انجام بدن . سپس با اضافه کردن رجیسترهای لازم ، پردازنده رو به صورت پایپ ل

#پروژه_جدید #کدپروژه : 65091موضوع : پروژه vhdl   کوثر: =eبا سلام و عرض ادبیک کد vhdl دارم که خودم نوشتم. این کد در ise سنتز شده خروجی مورد نظر رو میده و هیچ خطایی نداره. حالا میخوام همین کد رو در کیدن

عنوان پروژه : تغییر کد aes128 به کد aes256📑 فایل‌های aes128 رو دارم به زبان vhdl نوشته شده. کدهای این فایل‌ها رو باید به aes256 تغییر بدم. یعنی احتمالا چند خط کم و زیاد باید بشه ولی من vhdl کار نکردم خو
بیست و سه روز پیش

: سلام بزرگوار وقت شما بخیر من یه کد دارم با vhdl نوشته شده و در ise سنتز شده. هیچ خطایی نداره و خروجی میده الان میخوام همین کد رو در synopsys primier سنتز کنم و گزارش توان و مساحت و ... رو در بیارم ن
بیست و سه روز پیش

گیت نیم جمع کننده میخوام که با برنامه active hdl ران بشه همراه با تست بنچ که خروجی یا سینگال گیت باشه یا شکلش کمتر از ۱ روز حداقل ۶ ۷  ساعت برای امشب نیاز دارم
بیست و دو روز پیش با 1 پیشنهاد رسیده
فوری

عنوان پروژه : پیاده سازی مقاله📑 تنها نیاز به پیاده سازی شکل اول این مقاله، درواقع تشخیص ضربان قلب توسط دو سیگنال گفته شده میباشد و قسمت افزونگی و تحمل پذیری اشکال نیاز به پیاده سازی ندارند. کد متلب ای
بیست و هفت روز پیش با 9 پیشنهاد رسیده

سلام میخوام با زبان وی اچ دی ال یه گیت طراحی بشه که خروجیش یا سیگنال باشه یا شکل گیت نمایش داده بشه با برنامه active hdl یا model sim هم ران بشه 
بیست و هفت روز پیش با 3 پیشنهاد رسیده

سلام ببخشید من یک تمرین دیگه هم داشتم، ممنون میشم پیگیری بفرمائید Design a 192- and 256-bit AES encoder based on the following model. AES source code

سلام وقت بخیر من یک پروژه VHDL دارم که چند روز بیشتر وقت ندارم یعنی باید تا شنبه تحویل بدم تمام فایل ها ارسال شد چند فایل کمکی هست بایستی فایل VHDL برای طراحی cache برای تست انجام شود ورودی سیستم ارسا
بیست و نه روز پیش با 4 پیشنهاد رسیده

سلام و درود من دوباره یک پروژه verilog داشتم که زحمتشو بکشید لطفاتا جمعه هم اگر میشه انجام بشه1884
یک ماه پیش با 3 پیشنهاد رسیده

با سلام. تعدادی تمرین درس مدار منطقی و vhdl در فایل پیوست پیدا میشود. تمارین باید جواب داده شود.
یک ماه پیش با 6 پیشنهاد رسیده

پاسخ بسیاری از پرسش‌های شما اینجاست

هزینه انجام پروژه های Verilog / VHDL توسط متخصصان و فریلنسر‌های پارسکدرز مشخص می‌شود که معمولا قیمتی منصفانه و رقابتی است.

با توجه به تعداد بسیار زیاد فریلنسر‌های عضو پارسکدرز مدت زمان انجام پروژه های Verilog / VHDL کوتاه تر از هرجای دیگر خواهد بود. درواقع شما مشخص می کنید که برای پروژه خود چقدر زمان دارید و متخصص‌های پارسکدرز بر آن اساس به شما پیشنهاد خواهند داد. پس اگر عجله دارید همین الان پروژه خود را سفارش دهید.پروژه های Verilog / VHDL توسط فریلنسر‌ها و متخصص‌های پارسکدرز از سراسر ایران انجام می‌شود.