یک تمرین که باید در برنامه modelsim نوشته شود

شرح پروژه

در این تمرین باید یک واحد جمع‌آوری داده طراحی کنید، به گونه‌ای که قابل سنتز باشد. توضیحات این واحد در تمرین ۵.۱۳ کتاب verilog system design دکتر نوابی آمده است. برای واحد طراحی شده باید تست‌بنچ بنویسید، به نحوی که به اندازه‌ی کافی طراحی شما را تست کرده باشد. تست‌بنچ خوب نشانه‌ی میزان پیشرفت کار شماست، معیار حرفه‌ای بودن کار شماست،طراحی شما باید بر روی یکی از ابزارهای سنتز تست شده باشد. هر یک از ابزارهای سنتز زیر را می‌توانید انتخاب کنید. راهنمایی‌های بیشتر: Synthesis Tools: Xilinx ISE, Xilinx Vivado, Altera Quartus II, Altera QuartusPrime

Verilog Digital System Design, Z. Navabi, 2nd Edition, Chapter 5, Problem 5.13: Data Collector

Problem 5.13: A data collector module has seven data registers of length 15 driving its seven 15-bit outputs. This module has ser_data serial input, data_ready input indicating when the stream of data is available on ser_data, and the busy output. A 112 (112 = 7*15 + 4 + 3) bit packet starts on ser_data when data_ready becomes 1. A packet starts with its header that includes 4 bits for m, followed by 3 bits for n, and it is then followed by nm data bits. The data bits of a packet constitute n m-bit data words. Bits of data words are arranged from least to most. There are always fewer than 8 data words (n <= 7) and each data-word has less than 16 bits (m <= 15). After the header, the first m bits are those of data-word 1, immediately followed by m bits of data-word 2, and at the end, m bits of dataword n. Your module should separate the data words and put them in its 15 registers. The registers should be left-filled with 0s for m<15. For n of less than 7 only the first n registers will be filled and the rest will be filled with zeros. Write a synthesizable DataCollector module

مهارت ها و تخصص های مورد نیاز

درباره کارفرما

masooud

عضویت سه سال پیش

33 پروژه ثبت شده ،

0 پروژه در حال انجام ،

0 پروژه آماده دریافت پیشنهاد ،

نرخ پذیرش پیشنهاد 82%