پروژه به زبان Verilog-modelsim
چهارده سال پیش منتشر شده
تعداد بازدید: 4108
کد پروژه: 2607
شرح پروژه
شبيه سازي verilog با modelsim يک جمع کننده 6 بيت طراحي کنيد با 3 نوع جمع کننده: carry Riple--->delay=2N gate carrry Select--->delay= Ngate lookahead carry -->delay=5gate ------------------------------ and--->delay==3ns or--->delay==3ns xor--->delay==5ns not--->delay==2ns تعداد گيت هاي بکار رفته و تاخير گيت ها محاسبه شود.
مهارت ها و تخصص های مورد نیاز
بودجه
5,000 تومان تا 100,000 تومان
مهلت برای انجام
10روز
وضعیت مناقصه
بسته
درباره کارفرما
عضویت هفده سال پیش
