تمرین با verilog
چهار ماه پیش منتشر شده
تعداد بازدید: 47
کد پروژه: 513020
شرح پروژه
سلام
عنوان: طراحی دیاگرام و کد verilog درس fpga
رشته: مهندسی برق
زمان: 3 روز
طراحی یک RISC در FPGA با دیاگرامها و ماژولها.
کنترلر باید دارای مقدار 16 بیتی IR باشد و RF_Rp_zero به عنوان ورودی‌ها باشد.
خروجی ها برای هر opcode را تعیین کنید.
به ازای هر instruction یک execute چهار مرحله ای شامل:
Fetch
Decode
Execute
Update
بسازید.
تمام instruction ها در عکس آمده است.
مقادیر اولیه بایستی در مکان اولیه حافظه 201 و 202 ذخیره شوند.
زمانی که تمام instructionها اجرا شدند، مقادیر خروجی را در محل‌های حافظه 203، 204 و 205 در نمایشگر 7 قسمتی نشان دهید.
رویکرد مورد استفاده + بلوک دیاگرام، نمودارهای ASMD و کد verilog را بنویسید. برای کد وریلاگ از vivado شرکت xilinx استفاده کنید.
بورد و پارت مورد انتخاب برای پروژه:
Product family: Artix-7
Project part: xc7a100tcsg324-1
و فایل constraints داده خواهد شد.
توضیح کامل و خواسته در عکس ضمیمه.
این پروژه شامل 3 فایل مهم است، لطفا قبل از ارسال پیشنهاد حتما نسبت به بررسی این فایل اقدام فرمایید.
مهارت ها و تخصص های مورد نیاز
بودجه
100,000 تومان تا 300,000 تومان
مهلت برای انجام
2روز
وضعیت مناقصه
بسته
درباره کارفرما
عضویت یک سال پیش
