پروژه vhdl 68485
دو سال پیش منتشر شده
تعداد بازدید: 113
کد پروژه: 465600
شرح پروژه
سلام خسته نباشید
یک پروژه vhdl داشتم به این صورت:
یک سیستم First In First Out یا FIFO با مشخصات زیر طراحی و با VHDL پیاده سازی و شبیه سازی کنید:
این صف دارای 16 عنصر(ثبات) 8بیتی است.یک ورودی 8بیتی داده و همچنین دو خط فرمان read و write دارد که به ترتیب برای خروج(خواندن) اطلاعات سر صف و ورود(نوشتن) اطلاعات در انتهای صف استفاده میشود.یک ورودی reset بصورت active low هم دارد.
خروجی های آن هم یک خروجی 8بیتی داده و خروجی های نشان دهنده پر بودن(Full) و خالی بودن(Empty) است.
مهارت ها و تخصص های مورد نیاز
مهلت برای انجام
5روز
وضعیت مناقصه
بسته
درباره کارفرما
عضویت سیزده سال پیش
