(35600))پروژه VHDL
چهار سال پیش منتشر شده
تعداد بازدید: 199
کد پروژه: 315678
شرح پروژه
#پروژه_جدید
#کد_پروژه: 35600
موضوع: پروژه VHDL
سلام.کسی رو دارید که مسلط به زبان برنامه نویسی VHDL باشه؟؟؟
: میخوام یک کدی رو برام بنویسه.بخشی از یک مقاله است.
فاز اول
در مقاله paper2 (فایل ضمیمه۱)شکل ۸ که یک جمع کننده و شکل ۹ که یک ضرب کننده و شکل ۱۰ که تابع سیگموئید است، پیاده سازی شوند.گیت های استفاده شده در شکل های ۸و ۹ یعنی fredkin gate و peres gate در شکل ۳ نشان داده شده است.
با همون ابزاری که توی مقاله برای پیاده سازی استفاده کرده.با استفاده از VHDL در Altera 10 GX FPGA پیاده‌سازی شده است.و چون تابع شکل ۱۰ شاید کامل مشخص نباشه که چکار میکنه تو یک مقاله دیگه به نام ref23 (فایل ضمیمه۲)سخت افزارش کامل مشخص شده.
در این مرحله برای صحت سنجی کد نوشته شده، باید دیتای جدول ۳ مقاله paper2 را بدست آید.
فاز دوم
جمع کننده و ضرب کننده ای که خودم بهبود دادم رو جایگزین میکنیم و نتایج را با نتایج جدول ۳ مقایسه کنیم.
دو هفته
این پروژه شامل 2 فایل مهم است، لطفا قبل از ارسال پیشنهاد حتما نسبت به بررسی این فایل اقدام فرمایید.
مهارت ها و تخصص های مورد نیاز
مهلت برای انجام
14روز
وضعیت مناقصه
بسته
درباره کارفرما
عضویت سیزده سال پیش
